Nyheter

DAC: Avatarplanleggingsverktøy er basert på en enhetlig hierarkisk database

Avatar at DAC 2018

Verktøyene er bygget på ATopTech-teknologier som var gjenstand for en søksmål hentet av Synopsys. Etter det ble verktøyene gjenoppbygget, kommandoen som hadde vært den samme som Synopsys-kommandoen ble forandret, forklarte Lily Cheng, leder av applikasjonsingeniør, Avatar.

av Caroline Hayes på DAC

Aprisa har plassering, klokke tresyntese, ruting, optimalisering og innebygde analysemotorer for IC-design. Den støtter standard datainnganger og utdata, inkludert Verilog, SDc, LEF / DEF, Liberty og GDSII. Den patenterte teknologien ble utviklet spesielt for å håndtere designutfordringene kl 28nm og under med sine plass- og ruteverktøy sertifisert av halvlederstøperier for design ved prosessnoder på 28nm, 20nm, 16nm, 14nm, 10nm og 7nm.

Plasseringsverktøyet velger dynamisk og automatisk dominerende scenarier for optimalisering for effektivt å inkludere alle sign-off-scenarier under fysisk gjennomføring for å redusere antall design iterasjoner.

Den støtter også alle EM-regler for avanserte prosessnoder med integrert EM-kontroll og fiksering under ruting.
Interne analysemotorer korrelerer med støperi-godkjente sign-off-verktøy for forutsigbar utforming, sier Cheng.

En annen funksjon er nær sign-off timing analyse. Den innebygde timeren korrelerer med sign-off timing verktøy og støtter ulike on-chip variasjon metoder, inkludert AOCV, SBOCV, SOCV og LVF. Den støtter også grafbasert og banebasert analyse og optimalisering og avansert signalintegritet og støyanalyse. Alle timingfunksjoner aktiveres under optimalisering, noe som hevdes å øke konvergensens hastighet.

Color-aware DPT-ruting er selskapets patenterte rutingteknologi som bruker riktige metoder for å unngå dobbeltbruddsteknologibrudd under DRC-signering.

Både UPF og CPF støttes for lav kraftdrevet optimalisering, med lekkasje og dynamisk kraftdrevet optimalisering.

Apogee deler Aprisas analysemotor og database for korrelasjon mellom bock og toppnivå timing. Det gir et sømløs, integrert designmiljø for komplekse chipdesign med lavt strømforbruk og dørstørrelse. Det multi-threaded og distribuerte systemet er designet for høy beregningsgrad.