I tillegg til EDA, IP og SoC-selskaper ble årets DAC preget av antall bransjeorganisasjoner som var fremme deres spesielle merkevare av teknologi og etablering av standarder som næringen burde følge.

Accellera , kroppsfremmende systemnivå design, modellering og verifikasjon standarder, var knyttet til flere av bransjens ledende selskaper, med kunngjøringer om EDA og IP standarder.

Accellera har til hensikt å gi et plattformsspråk for å forbedre design og verifikasjon og produktivitet av elektronikkprodukter, sier Lu Dai, senior teknisk direktør ved Qualcomm og Accellera-stol ved kunngjøringen av Portable Test and Stimulus Standard (PSS) 1.0 som var godkjent av organisasjonen.

Spesifikasjonen - tilgjengelig for gratis nedlasting - lar brukeren spesifisere verifikasjonsintensjon og oppførsel en gang og bruke dem på flere implementasjoner og plattformer.

Den nye standarden er tilgjengelig umiddelbart til nedlasting gratis.

En enkelt representasjon av stimulus- og testscenarier for SoC-test og dekningsmetri for maskinvare- og programvareverifisering kan brukes av mange brukere på tvers av ulike nivåer av integrasjon og under forskjellige konfigurasjoner for å generere simulering, emulering, FPGA prototyping og implementeringer etter silisium.

Dai mener standarden vil ha en "dyp innvirkning" på bransjen, da den skifter fokus fra systemnivåverifisering og øker designers produktivitet ved å kunne bruke en testspesifikasjon som er bærbar på tvers av flere plattformer for design og verifisering.

Standarden definerer et domenespesifikt språk og tilhørende semantisk ekvivalente C + + -klassdeklarasjoner, og skaper en enkelt representasjon av stimulus- og testscenarier basert på objektorienterte programmeringsspråder, maskinvareverifiseringsspråk og oppførselsmodellerspråk. Resultatet kan brukes av hele designteamet, fra verifikasjons-, test- og designdisipliner, og under forskjellige konfigurasjoner og velge de beste verktøyene fra ulike leverandører for verifiseringskrav. Standarden bruker innfødte konstruksjoner for datastrøm, samtidighet og synkronisering, ressursbehov og tilstander og overganger.

På DAC, Cadence kunngjorde at sin Perspec System Verifier designverktøyet støtter standarden Portable Test and Stimulus. Del av Verifier suite av verktøy, det automatiserer automotive, mobil og server SoC dekning lukninger, og er også hevdet å forbedre systemnivå test produktivitet med en faktor på 10.

Perspec System Verifier gir en abstrakt modellbasert tilnærming for å definere SoC-brukstilfeller fra PSS-modellen og bruker Unified Modeling Language (UML) aktivitetsdiagrammer for å visualisere de genererte testene.

Perspec System Verifier-testene er optimalisert for hvert verktøy i Verification Suite, inkludert Cadence Xcelium Parallel Logic Simulation, Palladium Z1 Enterprise Emulasjonsplattformen og Protium S1 FPGA-baserte prototypingsplattformen. Verktøyet integrerer også med selskapets vManager Metric-Driven Signoff-plattform for å støtte den nye bruksdekslet i PSS. Det genererer tester som kan bruke Verification IP (VIP), slik at bekreftelsesinnholdet kan gjenbrukes via PSS-metoden, for å akselerere SoC-verifisering.

Et annet selskap som støtter PSS er mentor. Selskapets kommende utgivelse av Questa inFact-verktøyet vil støtte standarden. (Selskapet donerte sin Questa inFact-teknologi til organisasjonen i 2014, og det er grunnlaget for standarden, hevder selskapet.)

Det mener at PSS vil øke adopsjonen bærbar stimulering til bredere, vanlig bruk og hjelp IC-ingeniører effektivt samarbeider med design av produkter for nye og nye markeder, for eksempel kunstig intelligens (AI), 5G trådløs kommunikasjon og autonom kjøring.

Questa inFact bruker maskinlæring og data mining teknikker for å øke produktiviteten med opptil en faktor på 40, sier Mentor, og over flere faser av IC utvikling. Designere kan fullføre ytelses- og strømanalyse på IC-nivå, verifikasjonsingeniører kan oppnå høyere dekningsgrad på kort tid, mens valideringsingeniører kan fullt ut integrere maskinvare og programvare, og testingeniører kan analysere og optimalisere regresjons-testmiljøene, forklarte Mark Olen, produkt markedsføring gruppe leder, Mentor IC Verification Solutions divisjon.

Selskapet har raffinert verktøyet for å overholde PSS etter hvert som det utviklet seg, og har lagt til anvendt klassifiseringsmaskinlæring til sin grafbaserte Questa inFact-teknologi for å muliggjøre at målretting av scenarier ikke er bekreftet. Dette øker måldekningsmålene på IP-blokknivå, og øker bruken av bare metalltesting på IC-nivå. Verktøyet lærer fra hvert etterfølgende scenario under simulering eller emulering.

Anvendelsen av data mining teknologi utvider anvendelsen av bærbare stimulus utover verifisering. Det gjør det mulig for verktøyet å samle inn og korrelere transaksjonsnivåaktivitet for å karakterisere IC-designytelsesparametere, for eksempel stoffdirigeringseffektivitet og båndbredde, systemnivåforsinkelse, cache-koherens, voldgiftseffektivitet, utførelse av rekkefølge og opcode-ytelse. Det kan også analysere og optimalisere regresjonsmiljøer, for å unngå behov for simulering og emuleringssykluser.

Verktøyet kan brukes til å generere UVM SystemVerilog test-scenarier for funksjonell dekning på IP-blokknivå med Questa-simulatoren, og deretter bruke testscenariene til å generere C / C ++-tester for trafikkgenerering ved IC-nivåverifisering med selskapets Veloce-emulator . Det kan også brukes til å generere samlingskode på systemnivå for instruksjonsverifisering og C / C + + scenarier for arkitektonisk utforskning med Vista virtuelle prototypesystem. Når det brukes med Mentors Catapult High Level Synthesis verktøysett, kan det generere C / C + + scenarier før og RTL tester etter atferdssyntese.